設計方法和工藝技術的革新使得積體電路的複雜度持續增加。現代積體電路（IC）的高複雜度和納米尺度特徵極易使其在製造過程中產生缺陷，同時也會引發性能和品質問題。

本書包含了測試領域的許多常見問題，比如制程偏移、供電雜訊、串擾、電阻性開路/電橋以及面向製造的設計（DfM）相關的規則違例等。本書也旨在講述小延遲缺陷（SDD）的測試方法，由於SDD能夠引起電路中的關鍵路徑和非關鍵路徑的瞬間時序失效，對其的研究和篩選測試方案的提出具有重大的意義。

本書分為4個部分：第1部分主要介紹了時序敏感自動測試向量生成（ATPG）；第2部分介紹全速測試，並且提出了一種超速測試的測試方法用於檢測SDD；第3部分介紹了一種SDD測試的替代方案，可以在ATPG和基於電路拓撲的解決方案之間進行折衷；第4部分介紹了SDD的測試標準，以量化的指標來評估SDD覆蓋率。本書內容由簡入深，對SDD測試全面展開，有助於提高讀者的理解和掌握。

本書結合了高校科研人員、電子設計自動化（EDA）工具研發人員以及電路設計人員三方視角進行編寫，是一部針對SDD測試進行多角度全方位分析的書籍。本書適合從事微電子領域晶片測試相關專業的工程師、微電子專業高校師生和研究人員以及對晶片測試領域感興趣的讀者閱讀。對於當今工業設計、SDD測試領域的研究挑戰以及當今SDD解決方案的發展方向，本書都可作為一站式參考書。
 

Sandeep K Goel是一位就職於加利福尼亞州聖約瑟的台積電公司（TSMC）的高級主管（DFT/3D測試）。他在荷蘭特文特大學獲得他的博士學位。在去TSMC公司之前，他在加利福尼亞州的LSI公司、加利福尼亞州的微捷碼設計自動化（Magma Design Automation）公司以及荷蘭的飛利浦研究中心從事多項研究和管理職位。他曾經合著過兩本書，撰寫過3篇書刊文章，並在期刊和會議/研討會論文集中 出版超過80篇論文。
 
他曾經參加過多次邀請演講並多次成為會議的專題討論小組成員。他擁有15項美國專利和5項歐洲專利並且擁有其他30項專利申請。他的主要研究領域包括2D/3D晶片的測試、診斷和失效性分析方面的所有課題。
 
Goel博士是IEEE 2010年國際測試大會上重要論文獎的獲獎者。他是多個會議委員會的成員，包括DATE、ETS、ITC、DATA以及3D Test。他曾經是DATE 2012年3D研討會的大會主席。他是IEEE的高級會員。

譯者序
原書前言
關於主編
作者名單

第1章小延遲缺陷測試的基本原理
1.1簡介
1.2半導體製造中的趨勢和挑戰
1.2.1制程複雜度
1.2.2工藝參數變化
1.2.3隨機性與系統性缺陷
1.2.4功耗和時序優化的含義
1.2.5良率、品質和故障覆蓋率的相互作用
1.3已有測試方法與更小幾何尺寸的挑戰
1.3.1連線固定型故障模型
1.3.2橋接型故障模型
1.3.3n檢測
1.3.4過渡故障模型
1.3.5路徑延遲故障模型
1.3.6測試實現和適應性測試
1.4小延遲對過渡測試的影響
參考文獻

第1部分時序敏感ATPG
第2章K最長路徑
2.1簡介
2.2組合電路的路徑生成
2.2.1精煉的隱含的假路徑消除
2.3組合電路的實驗結果
2.4擴展成時序電路的基於掃描的全速測試
2.5掃描電路的路徑生成
2.5.1掃描式觸發器上的含義
2.5.2非掃描式存儲上的約束
2.5.3最終辯護
2.6掃描電路的實驗結果
2.6.1健壯測試
2.6.2與過渡故障測試的對比
2.7小結
參考文獻

第3章時序敏感ATPG
3.1簡介
3.2延遲計算和品質度量
3.2.1延遲計算
3.2.2延遲測試品質度量
3.3確定性測試生成
3.3.1包含時序資訊的測試生成
3.3.2包含時序資訊的故障模擬
3.4測試品質和測試成本之間的折衷
3.4.1基於餘量裕度的捨棄
3.4.2時序關鍵故障
3.5實驗結果
參考文獻

第2部分超速
第4章篩選小延遲缺陷的超速測試
4.1簡介
4.2設計實現
4.3測試模式延遲分析
4.3.1在功能性速度下的動態電壓降分析
4.3.2針對超速測試的動態電壓降分析
4.4超速測試技術敏感的電壓降
4.4.1模式分組
4.4.2性能降低ΔT′Gi的估算
4.5實驗結果
4.6小結
4.7致謝
參考文獻

第5章考慮版圖、工藝偏差和串擾的電路路徑分級
5.1簡介
5.1.1SDD檢測的商業方法
5.1.2SDD檢測的學術建議
5.2分析因偏差引起的SDD
5.2.1工藝偏差對路徑延遲的影響
5.2.2串擾對路徑延遲的影響
5.3TDF模式評估與選擇
5.3.1路徑PDF分析
5.3.2模式選擇
5.4實驗結果與分析
5.4.1模式選擇效率的分析
5.4.2模式集分析
5.4.3長路徑閾值分析
5.4.4CPU執行時間分析
5.5小結
5.6致謝
參考文獻

第3部分替 代 方 案
第6章基於輸出偏差的SDD測試
6.1簡介
6.2替代方案的必要性
6.3SDD的概率性延遲故障模型以及輸出偏差
6.3.1輸出偏差的方法
6.3.2對工業電路的實用層面以及適用性
6.3.3與基於SSTA的技術的比較
6.4模擬結果
6.4.1實驗設置和標準
6.4.2模擬結果
6.4.3原始的方法與改進後的方法的比較
6.5小結
6.6致謝
參考文獻

第7章小延遲缺陷的混合/補充測試模式生成方案
7.1簡介
7.2時序敏感ATPG的故障集
7.3小延遲缺陷模式生成
7.3.1方法1：TDF+補充SDD
7.3.2方法2：補充SDD+補充TDF
7.4實驗結果
7.5小結
參考文獻

第8章針對小延遲缺陷的基於電路拓撲的測試模式生成
8.1簡介
8.2基於電路拓撲的故障選擇
8.3SDD模式生成
8.4實驗結果與分析
8.4.1延遲測試覆蓋率
8.4.2唯一長路徑的數量
8.4.3最長路徑的長度
8.4.4唯一SDD的數量
8.4.5隨機故障注入與檢測
8.5小結
參考文獻
第4部分SDD的測量標準

第9章小延遲缺陷覆蓋率的測量標準
9.1覆蓋率測量標準的作用
9.2現有指標的概述
9.2.1延遲測試覆蓋率指標
9.2.2統計型延遲品質等級指標
9.3所提出的SDD測試覆蓋率指標
9.3.1二次SDD測試覆蓋率指標
9.3.2超速測試
9.4實驗結果
9.4.1對系統頻率的敏感性
9.4.2對缺陷分佈的敏感性
9.4.3時序敏感與超速的對比
9.5小結
參考文獻
第10章總結
參考文獻